在动手之前统一语言，在交付之前核对证据。
被验证的设计；应明确顶层、边界、参数与模型。
负责激励、观察和检查结果；不是只让信号跳变。
可映射部分由硬件执行，其余由软件仿真器处理的流程。
硬件仿真工作流程之一，映射逻辑需满足相应建模与综合要求。
以事务组织软件与硬件间交互，需明确流控与顺序。
跨时钟域数据传递，需按信号语义设计同步结构。
按时钟和路径约束检查建立、保持等时间要求。
FPGA 片上逻辑分析工具；采样时钟与探针配置影响可观察结果。
最差负裕量指标，需结合路径与约束解释。
以寄存器与组合逻辑描述设计行为的抽象层次。
用最少信息重现故障，让同事和 FAE 能够接手分析。
准备版本、输入和模型，减少第一次编译的无效往返。
管理工艺差异、时钟、存储器与接口变化。
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