黄河电子从 RTL 到板上运行的完整流程
建立约束、实现、下载与观测的最小工程闭环。
第一个工程的引脚与时钟约束
区分电气连接与时间要求，避免“能生成位流就算正确”。
如何读懂时序报告
从起点、终点、时钟和裕量找出失败路径的原因。
跨时钟域问题的识别与处理
根据数据语义选择同步结构，避免把多位总线当成单比特处理。
如何规划片上逻辑分析仪采样
用明确触发和采样时钟捕获故障附近的关键事件。
ASIC 设计移植到 FPGA 的适配清单
管理工艺差异、时钟、存储器与接口变化。
FPGA 连续实战 · 01 RTL 验证与工程契约
用同一个可综合自检器贯穿软件仿真和板上运行，建立 64 笔事务的可复现基线。
FPGA 连续实战 · 02 板卡配置与约束编写
把物理引脚、电气标准、主时钟和异步按钮边界变成可审查的工程输入。
FPGA 连续实战 · 03 综合实现与构建证据
分阶段执行综合和布局布线，关联日志、检查点、资源报告与 ILA 配置。
FPGA 连续实战 · 04 时序审查与收敛
区分真实违例、遗漏约束和报告误读，以路径证据指导修改，再生成可追踪位流。
FPGA 连续实战 · 05 下载上板与硬件验收
精确选择 JTAG 目标与器件，用完成灯、失败灯和版本证据建立首次板上结果。
FPGA 连续实战 · 06 ILA 调试与首错闭环
配对探针文件、设置采集窗口，复现确定性错误并完成修复回归。