黄河电子AXI4-Stream 实战 / DMA 与 DDRDMA · DDR · CACHE OWNERSHIP · ILA
FPGA 系统级：DMA 与 DDR 数据搬运
从一段可靠的流式电路，走到 CPU、缓存、DMA 和 DDR 共同参与的系统。六章沿同一工程逐步建立功能与性能证据。
平台迁移ZedBoard · Zynq-7020
前章 Basys 3 没有本实验需要的 PS / DDR；复用流式方法，明确硬件边界。
同一数据通路DDR → DMA → PL → DMA → DDR
100 / 75 / 100 MHz，两个跨域 FIFO，一个逐字节 XOR 变换器。
可执行验证13 项本地用例
12次软件传输基线、6类软件故障、5种RTL场景与1项包尾故障检出。
从第一笔传输，走到可解释的系统性能
01从 AXI4-Stream 到 DMA / DDR 系统
明确平台迁移、数据契约与软硬件分工，先在本机跑通同一套控制流程。
本章交付：单包与字节契约 · 本机基线搭建 PS、DMA、DDR 与跨域通路
建立可复建的 Block Design、地址图、双时钟复位和实现检查点。
本章交付：BD / 地址图 · 时钟复位 · XSA运行第一笔 DDR 往返与软件校验
从 XSA 建立 standalone 应用，先接收后发送，加入超时、状态与实际长度检查。
本章交付：先收后发 · 超时 / 状态 / 长度管理缓存与缓冲区所有权
解释 HP0 非一致性路径，复现漏 clean、漏 invalidate 与缓存行共享问题。
本章交付：所有权转移 · clean / invalidate测量有效吞吐与定位系统瓶颈
分开 DMA 窗口、缓存所有权窗口和 DDR 流量，建立可复算性能记录。
本章交付：原始 ticks · 统计窗口 · 瓶颈证据用 ILA 与状态寄存器闭环排障
对齐软件日志、包边界和流控现场，区分无包尾、地址错误、缓存错误与性能瓶颈。
本章交付：本域采集 · 故障复现 · 完整恢复完成课程时，你应该拥有
- 冻结的硬件配置、DDR地址图和时钟复位检查记录。
- 带超时、状态、实际长度及逐字节校验的软件应用。
- 缓存所有权协议与可重复故障注入结果。
- 可复算的板上测量日志、同版本 ILA 证据和复测结论。
返回 AXI4-Stream 与异步 FIFO 课程，复习握手、包边界与跨域缓冲。