跨时钟域问题的识别与处理

根据数据语义选择同步结构，避免把多位总线当成单比特处理。

实践11 分钟更新于 2026-10-20

先修知识掌握时钟和复位。

适用环境通用 RTL 方法；具体工具与器件选项以项目版本为准

验证状态官方资料对照与原创教学示例 · 板卡 / Palladium 步骤待设备验证

本文目录

先画时钟域图按语义选择结构功能仿真之外还要检查结构原理与信号关系动手步骤与预期结果典型故障：从现象到复测

先画时钟域图

列出所有源时钟、派生时钟以及跨域路径，区分静态配置、单比特电平、脉冲、成组数据与连续数据流。CDC 方案取决于数据能否丢失、吞吐量和一致性要求。

按语义选择结构

单比特稳定电平通常采用同步链；短脉冲可能需要拉宽、toggle 或握手；多位相关数据使用握手保持一致，连续流可采用经过验证的异步 FIFO。给每一位单独加同步器，不能保证整个字在同一时刻被接收。

功能仿真之外还要检查结构

普通 RTL 仿真不能真实表现所有亚稳态风险。使用 CDC 检查与时序报告，确认同步器识别、约束和物理实现要求。测试频率比例变化、背压、同时复位与单域复位，但不要用这些测试替代 CDC 结构检查。

原理与信号关系

亚稳态是异步采样的物理风险，普通 RTL 仿真通常不能真实模拟它。两级同步器可以降低单比特电平进入目标域的风险，但不能保证短脉冲一定被看见，也不能让多位总线各位同时一致。脉冲可使用保持到应答的握手或经证明的事件编码，多位数据通常通过握手保持或异步 FIFO 传递；选择方案取决于事件频率、延迟和是否允许背压。

跨时钟域问题的识别与处理：关键关系（原创示意，非器件引脚图；窄屏可横向滑动）

动手步骤与预期结果

按下面的顺序执行，每一步都留下可复核的证据。若当前步骤的预期条件未满足，先停在该阶段定位原因；不要继续累积后续错误。涉及工具、板卡或专用硬件的步骤，需要使用本工程实际版本和配置，示例数值不能直接替代设备规格。

列出跨域信号类型
预期与判定：分别记录电平、脉冲、计数值和数据流；注明两域最慢和最快时钟以及复位行为。
按语义选结构
预期与判定：单比特电平可用同步器；不能丢失的事件使用握手，多位流使用适当 FIFO 或稳定数据握手。
运行结构检查并读详细项
预期与判定：在实现或综合设计中运行 report_cdc，查看识别拓扑、级数、属性及缺失约束；第三方 IP 还需核对其产品指南。
验证协议性质
预期与判定：改变两域周期和初相位，检查无丢失无重复；仿真通过只能支持数字协议性质，不能证明 MTBF。

单比特慢变化电平同步器片段；复位应由目标域正确释放，需结合器件方法学与 CDC 报告验证。

SystemVerilog

(* ASYNC_REG = "TRUE" *) reg sync1, sync2;
always @(posedge dst_clk) begin
  if (dst_rst) begin
    sync1 <= 1'b0;
    sync2 <= 1'b0;
  end else begin
    sync1 <= async_level;
    sync2 <= sync1;
  end
end
// 目标逻辑只使用 sync2，不使用 sync1。