黄河电子实验：最小 DUT 的硬件仿真实践
以同一个 FIFO 为基线，准备模式选择、编译运行和比对记录。
先修知识有授权的平台环境及已验证的软件基线。
适用环境通用 RTL 方法；具体工具与器件选项以项目版本为准
验证状态官方资料对照与原创教学示例 · 板卡 / Palladium 步骤待设备验证
准备环境与执行分工
附件提供通用 RTL、输入输出规范和运行记录模板。先由平台维护者确认版本、运行模式及模板，记录哪些部分在软件执行、哪些映射到硬件。不要把 FPGA 的约束文件直接用于仿真器流程。
按检查点运行
先执行 FIFO 软件自检，再通过平台确认的脚本完成展开、编译、加载、复位和事务运行。记录每个阶段的退出状态与输出位置；首次失败时保留原始日志，不继续执行依赖失败产物的阶段。
比较并释放资源
核对接受的读写次数和输出序列，与软件规范保持一致。保存版本和追踪窗口，确认离线证据可读，再按平台规则释放资源。附件不含专有编译脚本，实际运行流程须在设备上验证。
原理与信号关系
这项实验的目标是复用同一 FIFO 功能契约，验证软硬件边界及运行流程，不是测量平台极限性能。软件测试中的延迟、文件操作和检查器不应不加区分地送入硬件编译。使用实验包的 RTL 和记录模板，在站点已验证流程中明确 DUT、软件侧驱动和结果回传；从短序列开始，再扩展容量与负载。
动手步骤与预期结果
按下面的顺序执行，每一步都留下可复核的证据。若当前步骤的预期条件未满足，先停在该阶段定位原因；不要继续累积后续错误。涉及工具、板卡或专用硬件的步骤，需要使用本工程实际版本和配置，示例数值不能直接替代设备规格。
- 运行软件基线
预期与判定：固定边界同时读写语义，记录输出与接受计数。
- 填写站点工程输入
预期与判定：指定 DUT 顶层、源文件清单、时钟复位及参数；使用管理员确认的工具组合。
- 运行最短边界序列
预期与判定：空读、写满、满写、同时读写、排空各保留证据，避免只跑随机流量。
- 归档差异与完成状态
预期与判定：保存每个阶段日志；未在设备执行的条目标为待验证，不能因模板填完标记通过。
迁移边界模板；不是 Palladium 可执行脚本，实际命令依安装版本与站点配置。
hardware_top = fifo
software_responsibility = stimulus, scoreboard, logging
clock_owner = <configured clock mechanism>
reset_owner = <driver and polarity>
parameter_contract = width=8, depth=4
comparison = accepted transactions, ordered payloads
result = pending hardware verification典型故障：从现象到复测
下面的案例是为说明定位方法而构造的教学场景，不代表真实客户事故或本平台设备实测。实践时先确认现象与证据相符，再采用相应修复；若证据不同，应回到前一步缩小范围，避免把同一种表象都归因于同一个问题。
完成检查
- 已获确认的模板与版本
- 结果与 FIFO 规范一致
- 证据保存后释放资源
延伸阅读与来源
本文为黄河电子原创教学说明。产品命令与支持范围请以实际安装版本的官方文档为准。
- Setting Up Palladium Utilities and Tools · WXE 24.05
PDF 第 12、14–15 页：软件与硬件产物、运行工具及 SA 分工。 本站不分发受限手册；链接通向厂商公开入口，页码以本地手册 PDF 页序为准。
- AMD Vivado 开发者资源
- Cadence Palladium 产品资料
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