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如何选择软件仿真、硬件仿真与 FPGA 原型
从验证目标、可见性和工程投入出发，选择当前阶段的验证方法。
读懂 DUT、Testbench 与软硬件分工
明确设计边界、激励、检查器与交互接口各自的职责。
时钟和复位为何决定验证结果
从采样边沿与初始状态理解设计启动过程。
如何准备一个可复现的问题工程
用最少信息重现故障，让同事和 FAE 能够接手分析。
首次使用前的工程检查清单
准备版本、输入和模型，减少第一次编译的无效往返。
如何选择 SA／ICE 及交互方式
根据测试环境所在位置与目标接口要求选择运行流程。
完成最小设计的编译运行
把第一次平台运行拆为有检查点的五个阶段。
迁移已有验证环境时如何划分 DUT
识别可映射逻辑、行为模型和跨边界通信。
如何规划波形采集和离线分析
在运行前决定保留什么证据，缩短占用设备的调试时间。
加速效果不理想时如何定位瓶颈
分别测量编译、软件执行、硬件执行与数据处理时间。
从 RTL 到板上运行的完整流程
建立约束、实现、下载与观测的最小工程闭环。
第一个工程的引脚与时钟约束
区分电气连接与时间要求，避免“能生成位流就算正确”。
如何读懂时序报告
从起点、终点、时钟和裕量找出失败路径的原因。
跨时钟域问题的识别与处理
根据数据语义选择同步结构，避免把多位总线当成单比特处理。
如何规划片上逻辑分析仪采样
用明确触发和采样时钟捕获故障附近的关键事件。
ASIC 设计移植到 FPGA 的适配清单
管理工艺差异、时钟、存储器与接口变化。
编译失败时先收集哪些证据
从第一条错误判断问题属于输入、展开、综合还是资源阶段。
复位释放后设计不运行
按时钟、复位、使能、输入握手的顺序定位停滞。
仿真通过但硬件结果不一致
从输入、初始化、语义和跨域行为建立差异清单。
为什么没有捕获到需要的波形
检查窗口、触发、可见性和数据完整性。
实验：FIFO 仿真与边界条件验证
运行原创同步 FIFO 自检，观察容量、顺序和同时读写语义。
实验：FPGA FIFO 上板与调试
把已自检的 FIFO 作为板级验证对象，规划约束与探针。
实验：最小 DUT 的硬件仿真实践
以同一个 FIFO 为基线，准备模式选择、编译运行和比对记录。
实验：相同工作负载下的性能测量
用 CSV 和分析脚本分别计算端到端与运行阶段指标。
01 · 工程契约、环境准备与黄金基线
明确同一个 FIFO 工程的边界、目录和验收条件，先在软件环境得到可追溯的黄金结果。
02 · 从黄金仿真到 SA 编译
沿用第一章的 RTL 与 Testbench，建立独立商业仿真和硬件编译产物，审查映射边界。
03 · 加载运行、复位与跨环境验收
使用第二章生成的 snapshot，确认硬件执行证据，并将 SA 结果与黄金序列逐笔比较。
04 · 从事务错误到在线采集与离线波形
在同一个 SA 工程中保留运行现场，生成 .phy 数据并离线导出，按握手关系解释波形。
05 · 故障注入、第一处差异与修复回归
在独立构建中注入一个确定性数据错误，串起日志、CSV 和波形定位，证明检查器有效。
06 · Profiling、单变量优化与性能验收
在功能通过的同一个工程中区分软件、通信与硬件成本，用可复核数据评估优化收益。
FPGA 连续实战 · 01 RTL 验证与工程契约
用同一个可综合自检器贯穿软件仿真和板上运行，建立 64 笔事务的可复现基线。
FPGA 连续实战 · 02 板卡配置与约束编写
把物理引脚、电气标准、主时钟和异步按钮边界变成可审查的工程输入。
FPGA 连续实战 · 03 综合实现与构建证据
分阶段执行综合和布局布线，关联日志、检查点、资源报告与 ILA 配置。
FPGA 连续实战 · 04 时序审查与收敛
区分真实违例、遗漏约束和报告误读，以路径证据指导修改，再生成可追踪位流。
FPGA 连续实战 · 05 下载上板与硬件验收
精确选择 JTAG 目标与器件，用完成灯、失败灯和版本证据建立首次板上结果。
FPGA 连续实战 · 06 ILA 调试与首错闭环
配对探针文件、设置采集窗口，复现确定性错误并完成修复回归。